近日，上海交通大学集成电路学院生物电路与系统实验室（BiCASL）团队在高性能模数转换器（ADC）领域取得重要进展。面向射频SoC芯片集成度不断提升的需求，BiCASL团队提出了一种全新的连续时间域时域交织ΔΣ型ADC架构。该架构实现了95.4 dB的动态范围，极大缓解了射频前端的性能压力，进而提升了系统集成度。相关研究成果于近日发表于国际顶级集成电路期刊IEEE Journal of Solid-State Circuits（JSSC），论文题为“A 2.4GS/s 7.5MHz-BW 95.4dB-DR CT 4× Time-Interleaved 2nd-order DSM Achieving 0dBFS-MSA with High Tolerance to ELD”。
IEEE固态电路期刊（JSSC）是国际集成电路领域的旗舰期刊，长期聚焦集成电路设计的最新突破与里程碑式成果，代表着该领域的顶尖水平。
研究背景
高动态范围的模数转换器，是射频SoC芯片中核心电路模块。连续时间ΔΣ调制器（CT-DSM）凭借其阻性输入阻抗和抗混叠滤波特性，可大幅度简化模拟采样前端电路。但它也受制于自身的过采样特性：芯片必须工作在高速采样时钟下，并采用高阶环路架构，这既显著抬高了设计难度，也限制了系统的能效。
研究内容
针对上述问题，BiCASL研究团队将时钟交织技术（TI）应用到CT-DSM架构中，并基于数字外推的方式，仅使用两个运算放大器就实现了四通道二阶时间交织架构。在该架构中，模拟环路只包含被一阶整形的量化噪声，完整的二阶噪声整形则由数字电路实现，因而省去了对其模拟环路过剩延迟的补偿电路，大幅降低了四通道时间交织架构的设计难度。
4× TI CT DSM数字外推预测架构系统框图
4× TI CT DSM与单通道二阶CT DSM的SQNR随ELD变化对比
研究成果
4× TI CT DSM芯片采用65nm CMOS工艺流片，核心面积为0.144mm2，在中等带宽过采样模数转换器工作（信号带宽≥2MHz）中，该芯片取得了最高的95.4 dB动态范围，为中等带宽、高动态范围模数转换器芯片提供了新的系统架构方案。
4× TI CT DSM芯片显微照片
SNR/SNDR随输入信号幅度的变化曲线
先进模数转换器性能对比图
作者信息
论文第一作者为2021级集成电路学院博士生刘悦凯（已毕业，目前就职于比亚迪公司），第二作者为2023级集成电路学院硕士生蔡自强 （已毕业，目前就职于纳芯微电子公司），论文唯一通讯作者为祁亮教授，王国兴教授为论文的共同作者。
资助信息
该研究受到国家自然科学基金以及上海市科委“科技创新行动计划”项目联合资助。
论文链接：https://ieeexplore.ieee.org/document/11736890